1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
2.1. Alat
1. Jumper
3. Panel DL 2203C
4. Panel DL 2203S
2.2. Bahan
1. IC 74LS112
74LS112 dual JK flip-flop menampilkan J, K, clock, dan set asinkron individual serta input yang jelas ke setiap flip-flop. Ini berisi dua flip-flop JK independen yang dipicu oleh tepi negatif dengan JK individual, jam, dan input langsung yang jelas. IC 74LS112 memiliki rentang tegangan kerja yang luas, rentang kondisi kerja yang luas, dan secara langsung berinteraksi dengan CMOS, NMOS, dan TTL. Output dari IC selalu datang dalam TTL yang membuatnya mudah untuk bekerja dengan perangkat TTL lain dan mikrokontroler
3. Rangkaian
[Kembali]
4. Prinsip Kerja Rangkaian
[Kembali]
Pada percobaan 1 ini, menggunakan rangkaian counter asyncronous, dimana vcc mengaliri switch SPDT ketika switch SPDT berlogika 1, dan juga mengaliri input J dan K pada Flip Flop yang pertama dan input CLK dihubungkan ke clock. arus dari SPDT dialirkan menuju setiap input RS pada setiap flip flop dan input JK pada setiap flip flop berikutnya. sedangkan input CLK pada setiap flip flop setelah flip flop pertama dihubungkan dengan input Q atau pun Q' Flip Flop sebelumnya, sehingga perubahan logic probe pada setiap outpiakan bergulir.
Ketika CLK Flip flop dihubungkan ke Q flip flop sebelumnya maka akan terangkai counter UP, dimana Logic Probe akan berubah dari nilai desimal terkecil (0) hingga ke nilai desimal maksimal
Ketika CLK Flip flop dihubungkan ke Q' flip flop sebelumnya maka akan terangkai counter Down, dimana Logic Probe akan berubah dari nilai desimal maksimal hingga ke nilai desimal terkecil.
5. Video Percobaan
[Kembali]
6. Analisa
[Kembali]
6.1. Analisa output percobaan berdasarkan IC yang digunakan
Jawab :
Pada percobaan 1, IC yang digunakan adalah 74LS112, dimana IC ini adalah IC JK Flip Flop, dan yang digunakan ada 4 IC 74LS112. IC pertama input CLK dihubungkan ke sumber CLK, sedangkan 3 lainnya dihubungkan ke output JK Flip Flop sebelumnya, dan semua input JK berlogika 1, sehingga kondisi output akan toggle, sesuai dengan kondisi IC, maka output JK Flip Flop akan beerubah ketika fall time dimana input CLK berubah dari 1 ke 0. dan output JK Flip Flop akan berubah bergiliran, dikarenakan input CLK dihubungkan pada output Q JK flip flop sebelumnya, maka output akan berubah berurutan dari nilai desimal terkecil hingga nilai desimal maksimal. dimana kondisi tersebut dinamai counter UP.
6.2. Analisa sinyal output yang dikeluarkan JK flip flop kedua dan ketiga
Jawab :
JK Flip flop kedua dan ketiga, input JK berlogika 1 dan input CLK dihubungkan ke output JK Flip flop sebelumnya, pada JK Flip Flop kedua, dihubungkan ke output JK Flip Flop 1, danpada JK flip flop 3 dihubungkan ke output JK flip flop ke 2, sehingga output yang yang dikeluarkan pada JK flip flop 2 tergantung pada output JK flip flop 1, ketika JK flip flop 1 outputnya berubah dari 1 ke 0 (fall time) maka output JK flip flop 2 akan berubah, begitu juga pada JK Flip flop 3, outputnya bergantung pada output JK flip flop ke 2, ketika output JK flip flop 2 berubah dari 1 ke 0 (fall time) maka output JK flip flop 3 akan berubah.
7. Link Download
[Kembali]
